Estudo comparativo de VHDL E VERILOG para síntese em FPGA

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Data
2001
Autor
Orientador
Tipo
URI
http://hdl.handle.net/10183/84883
Evento
Salão de iniciação Científica (13. : 2001 out. 22-26 : UFRGS, Porto Alegre, RS).
Assunto
Tipo de apresentação
Apresentação oral
Grande Área
Ciências exatas e da terra
Contido em
Salão de iniciação Científica (13. : 2001 : Porto Alegre, RS). Livro de resumos. Porto Alegre : UFRGS, 2001.
Sessão
Microeletrônica e sistemas digitais ii
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