Low power design of CMOS time to digital converters

Abstract

The Time-to-Digital Converter (TDC) is an important circuit block for digitally quantify ing the time displacement between digital events. Among several applications of the TDC, this work focuses on its application to low-power Successive-approximation Analog-to Digital Converters (SAR ADC). The TDCs can assist the SAR algorithm to improve the energy efficiency of capacitive DAC switching schemes, which constitute a key block in the SAR ADC. This work has four main goals: i) investigating physical device sizing optimizations for digital cells using methods applicable prior to the actual circuit and cell design; ii) using device-level simulations to determine the possibility of using ZTC op eration of MOSFETs, at less-than-nominal VDD, for the target 28nm CMOS technology; iii) comparing different D Flip-Flop topologies in terms of setup time requirement, power, and energy per operation; and iv) designing a flash architecture TDC for the aforemen tioned application. The implemented coarse 8-bit deep TDC, in a manufacturable 28 nm Bulk CMOS technology, displayed good coverage of the SAR-ADC input after a calibra tion step. The TDC had a simulated mean power dissipation of just 9.25 µ W at 600 mV supply voltage, making it a good option for applications that are not very demanding in terms of precision.

Conversores Time-to-Digital (TDC) são extremamente importantes em sistemas eletrônicos para a quantização de tempo entre eventos de natureza digital. Dentre as diversas aplicações de um TDC, este trabalho foca na aplicação dele para conversores analógico digital de aproximações sucessivas (SAR ADC) de baixa dissipação de potência. A utilização de TDCs pode auxiliar o algoritmo de busca SAR em aumentar a eficiência energética do esquema de chaveamento capacitivo do conversor digital-analógico (DAC), que é um bloco crítico dos SAR ADCs. Este trabalho tem quatro grandes propósitos: i) investigar otimizações de dimensionamento de transistores para células digitais antes do desenvolvimento do circuito e das células que compõem o mesmo ; ii) realizar simulações em nível de dispositivo. para investigar a possibilidade de uso do ponto de operação ZTC dos MOSFETs, abaixo da tensão VDD) nominal, para a tecnologia 28 nm alvo deste trabalho; iii) comparar diferentes topologias de Flip-Flops tipo D em termos de tempo de setup, dissipação de potência e de energia por operação; iv) desenvolver um TDC do tipo flash para conversores analógico-digital SAR. A implementação do TDC de 8-bits de profundidade, no nodo tecnológico Bulk CMOS fabricável de 28 nm, demonstrou uma boa cobertura das entradas possíveis do SAR ADC após a etapa calibração. Os resultados de simulação indicam que a potência média dissipada pelo TDC chegou a valores como de 9.25 µ W em 600 mV, fazendo dele uma boa opção para a aplicação em circuitos não muito demandantes em termos de precisão.