Parser em VHDL para decodificador de vídeo H.264 para SBTVD

Abstract

Este documento apresenta o desenvolvimento de uma arquitetura do módulo de parser para um decodificador de vídeo H.264/AVC para o SBTVD. Este módulo é responsável por identificar os elementos do bitstream de entrada, entregando-os aos módulos encarregados de interpretá-los. A arquitetura proposta é capaz de operar em tempo real integrada ao sistema e faz a interpretação dos parâmetros que regem as funcionalidades exigidas pelas normas da ABNT para a decodificação do sinal fonte de vídeo no perfil Baseline, além de oferecer suporte a algumas funcionalidades dos perfis Main e High. A arquitetura é composta por uma interface de entrada para receber os dados de vídeo vindos do demultiplexador no terminal de acesso, módulos de controle, filas do tipo FIFO, decodificador de entropia e os decodificadores de parâmetros de sequência, parâmetros de imagem, cabeçalho de slice e dados de slice. A implementação foi sintetizada para os FPGAs Xilinx Virtex-II Pro XVC2VP30 e Virtex-5 XC5VLX110T.

This document presents the development of an architecture for the parser module of an H.264/AVC video decoder for the Brazilian Digital Television System (SBTVD). This module is responsible for the identification of elements in the input bitstream, sending the element to the appropriate module for its interpretation. The architecture is able to operate in real time when integrated to the decoder and interprets the parameters that rule the features required for the Baseline profile, and supports some features of Main and High profiles. It consists of a frontend that receives the input video data from the demuxer in the access terminal, control modules, FIFO buffers, entropy decoder and the decoders for sequence parameters, picture parameters, slice header and slice data. The implementation was synthesized for Xilinx Virtex-II Pro XVC2VP30 and Xilinx Virtex-5 XC5VLX110T FPGAs.